Structure interne de NAND Flash

En 1965, après l'invention du tube bipolaire par W. Shockley, W. Brattain et J. Bardeen, Gordon Moore, le co-fondateur d'Intel, a découvert une telle règle : lorsque le prix reste inchangé, la quantité d'énergie qui peut être logés sur un circuit intégré Le nombre de transistors doublera environ chaque année, et les performances doubleront également. En fait, le nombre de transistors sur un circuit intégré doublera environ tous les 18 mois au cours des prochaines années. Par exemple, dans les 18 mois entre le Pentium 1.3 et le Pentium 4, le nombre de transistors par unité de surface est passé de 28 millions à 55 millions.

Aujourd'hui, la fréquence de fonctionnement du processeur d'un PC de bureau standard est calculée en gigahertz et les informations de capacité que la mémoire peut stocker sont calculées en téraoctets (To). Cette augmentation du nombre de transistors par unité de surface est illustrée par la mémoire, qui se trouve également être un élément clé des systèmes électroniques.

La mémoire semi-conductrice peut être divisée en deux parties principales : la RAM (Random Access Memories) et la ROM (Read Only Memories) : la RAM disparaît après la mise hors tension, tandis que la ROM la conserve. Un autre type de mémoire, NVM (Non-Volatile Memories), se situe entre les deux types ci-dessus. Son contenu peut être modifié et les données ne seront pas perdues après une panne de courant. Ceci est plus flexible que la ROM pure, car le contenu de la ROM est écrit par le fabricant et ne peut pas être modifié par le client.

L'histoire des mémoires non volatiles a commencé dans les années 1970, et la première NVM était EPROM (Erasable Programmable Read Only Memory), depuis lors jusqu'aux années 1990, NVM est progressivement devenue l'un des membres les plus importants de la famille des semi-conducteurs, et plus d'attention a été payé au développement de nouvelles technologies pour favoriser les progrès de la NVM plus que les avantages économiques qui en résultent.

Depuis les années 1990, alors que la mémoire à semi-conducteurs est entrée dans les terminaux numériques tels que les téléphones portables, les ordinateurs de poche et les caméras vidéo, ce marché a connu une croissance rapide jusqu'à aujourd'hui.

La méthode de stockage de mémoire Flash la plus populaire est basée sur une technologie appelée Floating Gate (FG). Vous pouvez vous référer au schéma en coupe suivant. Un tube MOS est composé de deux grilles superposées : la première est entièrement entourée d'oxydes ; tandis que le second est relié à l'extérieur. Cette porte unique équivaut à former une ceinture d'isolation électronique, qui garantit que les électrons (données) qu'elle contient peuvent être conservés pendant de nombreuses années. Le processus de charge et de décharge de cette partie isolée est appelé programme et effacement. En raison de la charge et de la décharge, le potentiel Vth à l'intérieur de la partie isolée sera modifié ; c'est le principe de fonctionnement d'un tube MOS typique. Lorsque nous appliquons une tension à une cellule mémoire, nous pouvons distinguer deux cas : lorsque la tension que nous appliquons est supérieure à Vth, elle est reconnue comme "1", sinon elle est reconnue comme "0".

Structure des cellules de mémoire NAND

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Les unités de stockage de la mémoire sont organisées sous la forme d'une matrice, car cette organisation permet de réduire efficacement l'espace occupé par la mémoire. Je peux faire la différence entre NAND et NOR Flash en regardant l'organisation des cellules de mémoire. Nous introduisons NAND maintenant, car NAND est la mémoire la plus largement utilisée à l'heure actuelle.

Dans l'architecture NAND, les cellules mémoire sont organisées en série toutes les 32 ou 64 comme le montre la figure 2.2. Deux transistors de sélection (les deux broches externes de ce transistor sont DSL/Mdl [connecté à BL] ou SSL/Msl [connecté à SL]) sont placés aux deux extrémités de chaque chaîne de cellules mémoire (32 ou 64) afin de garantir connexion à la ligne source (via Msl) et bitline (via Mdl). Chaque chaîne de cellules de mémoire NAND a une ligne de bits utilisée pour se connecter à d'autres chaînes. Les portes de contrôle sont utilisées pour connecter les lignes de mots (WL).

Les pages logiques sont la partie contrôlée par l'unité de stockage contrôlée par la même ligne de mots. Le nombre de pages contrôlées par chaque ligne de mots est lié à la capacité de l'unité de stockage. En fonction du niveau de stockage de l'unité de stockage, la mémoire Flash peut être divisée en différentes catégories : SLC (une unité de stockage 1 bit), MLS (une unité de stockage 2 bits), 8LC (une unité de stockage 3 bits), 16LC (une unité de stockage 4 bits). .

Si nous considérons le cas d'entrelacement de SLC, les nombres pairs et impairs forment respectivement des pages différentes. Un exemple est : une ligne de mots SLC avec une taille de page de 4 Ko (4096 * 8=32768 bits) a 65536 emplacements de mémoire.

Bien sûr, s'il s'agit de MLC, il y a 4 pages, et chaque série de cellules mémoire a un LSB (Least Significant Bit) et un MSB (Most Significant Bit). Il y a donc :

- Pages MSB et LSB de bitlines paires

- Pages MSB et LSB de lignes de bits impaires

Toutes les chaînes de cellules de mémoire NAND de la même ligne de mots sont effacées ensemble lors de l'effacement, formant ainsi un bloc (blcok), si deux blocs sont affichés en 2.2, le même bus est utilisé, un Le bloc est composé de WL0<63:0>et l'autre est WL1<63:0>.

La structure de la cellule mémoire de la NAND Flash est une matrice. Des circuits supplémentaires sont nécessaires lors de la lecture, de l'écriture et de l'effacement de NAND. Étant donné que chaque matrice de NAND doit être emballée, une matrice appropriée est définie au stade de la conception. Il est important de dimensionner et de construire l'électronique environnante. Par exemple, la structure hiérarchique de chaque matrice de NAND Flash est la suivante.

La figure 2.3 montre un exemple de hiérarchie. La matrice de stockage peut être configurée en plusieurs plans (deux plans sur la figure 2.3), marqués de lignes de mots dans le sens horizontal et de lignes de bits dans le sens vertical.

Le Row Decoder est situé entre les deux plans. L'une des tâches du circuit est de polariser correctement les lignes de mots des chaînes NAND sélectionnées pour assurer un fonctionnement normal. Toutes les lignes de bits doivent être connectées à des amplificateurs de détection (Sense Amp). Chaque amplificateur de détection peut avoir une ou plusieurs lignes de bits, que nous présenterons en détail plus loin dans cette section. Le but de l'amplificateur de détection est de convertir le courant dans la cellule mémoire en une quantité numérique. Dans la zone périphérique, certains dispositifs sont nécessaires pour charger les cellules de mémoire, ainsi que des dispositifs de gestion de tension, des circuits logiques et d'autres dispositifs. Les PAD sont utilisés pour communiquer avec des appareils externes.